我们只要执行
以下make,就可以把上面的问题解决掉.在我们执行make 之前,我们要先编写一个非常重要的
文件.--Makefile.对于上面的那个程序来说,可能的一个Makefile 的文件是：
# 这是上面那个程序的Makefile 文件
main：main.o mytool1.o mytool2.o
gcc -o main main.o mytool1.o mytool2.o
main.o：main.c mytool1.h mytool2.h
gcc -c main.c
mytool1.o：mytool1.c mytool1.h
gcc -c mytool1.c
mytool2.o：mytool2.c mytool2.h
gcc -c mytool2.c
有了这个Makefile 文件,不过我们什么时候修改了源程序当中的什么文件,我们只要执行
make 命令，我们的编译器都只会去编译和我们修改的文件有关的文件,其它的文件她连理
都不想去理的。
下面我们学习Makefile 是如何编写的。
在Makefile 中也#开始的行都是注释行.Makefile 中最重要的是描述文件的依赖关系的说
明.一般的格式是：target： components
TAB rule
第一行表示的是依赖关系.第二行是规则.
比如说我们上面的那个Makefile 文件的第二行
main：main.o mytool1.o mytool2.o
表示我们的目标(target)main 的依赖对象(components)是main.o mytool1.o mytool2.o
当倚赖的对象在目标修改后修改的话,就要去执行规则一行所指定的命令.就象我们的上
面那个Makefile 第三行所说的一样要执行 gcc -o main main.o mytool1.o mytool2.o
注意规则一行中的TAB 表示那里是一个TAB 键
Makefile 有三个非常有用的变量.分别是$@,$^,$<代表的意义分别是：
$@--目标文件,$^--所有的依赖文件,$<--第一个依赖文件.
如果我们使用上面三个变量,那么我们可以简化我们的Makefile 文件为：
# 这是简化后的Makefile
main：main.o mytool1.o mytool2.o
gcc -o $@ $^
main.o：main.c mytool1.h mytool2.h
gcc -c $<
mytool1.o：mytool1.c mytool1.h
gcc -c $<
mytool2.o：mytool2.c mytool2.h
gcc -c $<
经过简化后我们的Makefile 是简单了一点,不过人们有时候还想简单一点.这里我们学习
一个Makefile 的缺省规则
..c.o：
gcc -c $<
这个规则表示所有的 .o 文件都是依赖与相应的.c 文件的.例如mytool.o 依赖于mytool.c
这样Makefile 还可以变为：
# 这是再一次简化后的Makefile
main：main.o mytool1.o mytool2.o
gcc -o $@ $^
..c.o：
gcc -c $<
好了,我们的Makefile 也差不多了,如果想知道更多的关于Makefile 规则可以查看相应的
文档。
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